记者 张明

随着AI算力爆发与数据中心迭代加速，800G光模块已进入规模放量阶段，1.6T商用蓄势待发，3.2T预研同步推进。超高速光模块对核心芯片的带宽、功耗、集成度提出严苛要求，硅光技术凭借CMOS兼容、高集成度、低成本等优势，被业界视为解决下一代光电融合的关键路径。在这一赛道上，国内特色工艺代工龙头芯联集成（688469）正凭借其12英寸先进制程平台，强势切入硅光芯片代工领域，构建起覆盖800G至3.2T需求的完整技术壁垒。

12英寸平台：硅光芯片的量产基石

硅光芯片的制造长期受困于工艺成熟度与成本平衡。传统8英寸产线在光波导损耗、掺杂精度、金属电极一致性等方面存在瓶颈，难以支撑超高速率下的信号完整性。芯联集成基于12英寸特色工艺平台，率先在国内实现硅光器件的规模化流片。据公司技术部门透露，其12英寸产线采用90nm至55nm CMOS兼容工艺，结合深紫外光刻与先进刻蚀技术，可将硅光调制器带宽提升至60GHz以上，完全覆盖800G/1.6T（每通道100G/200G）的调制需求，同时为3.2T（每通道400G）预留了成熟工艺窗口。

与8英寸相比，12英寸晶圆面积扩大2.25倍，单芯片成本降低约40%，且良率稳定性显著提升。芯联集成的平台已通过多家头部光模块厂商的验证，在非气密封装条件下实现了低至0.5dB的光纤耦合损耗，这为下一代CPO（共封装光学）方案中的光学引擎量产奠定了基础。

先进制程构筑三大核心壁垒

芯联集成的技术领先性，集中体现在三个维度。

其一，低损耗波导与高消光比调制器。 公司自研的脊形波导结构，通过优化刻蚀深度与侧壁粗糙度，将传输损耗降至0.3dB/cm以下，优于业界平均水平。同时，基于载流子耗尽型调制器设计，在55nm节点上实现了7dB消光比与40GHz电光带宽，关键指标比肩国际一线厂商。

其二，高速光电探测器的片上集成。 传统的硅光芯片需要外接锗探测器，增加封装复杂度。芯联集成利用12英寸平台实现了锗硅材料的异质外延，将PIN探测器的响应度提升至0.85A/W以上，带宽超过50GHz。这意味着单芯片即可完成调制、解调、探测全功能集成，大幅降低模块物料成本。

其三，高密度封装兼容性设计。 针对CPO场景，芯联集成的硅光芯片预留了微透镜阵列与FA（光纤阵列）接口，支持48芯以上光子互连，同时兼容2.5D/3D封装中的TSV与微凸点工艺，为未来3.2T模块的集成密度提供了物理保障。

绑定光模块龙头，卡位800G放量窗口

据产业链调研，芯联集成目前已与国内前三大光模块厂商达成战略合作，为其供应800G DR8/FR4方案的核心硅光芯片，并参与1.6T光模块的联合研发。公司2024年硅光芯片出货量已突破百万颗，预计2025年随着1.6T模块的起量，该业务营收将实现翻倍增长。

业内人士分析，硅光芯片的制造门槛极高，尤其是12英寸产线的投入成本超过数十亿元，中小玩家难以涉足。芯联集成作为国内唯一具备12英寸硅光流片能力的代工厂，将深度受益于AI数据中心对光互联带宽的持续需求。随着3.2T时代到来，每只光模块对硅光芯片的用量将从目前的2~4颗提升至8~12颗，市场空间有望从2024年的15亿美元跃升至2028年的60亿美元。

芯联集成凭借先进制程“卡位”硅光芯片核心环节，不仅打开了第二增长曲线，更在光通信国产替代的国家战略中占据了关键身位。对于投资者而言，这是算力基建上行周期中不可忽视的“卖铲人”标的。

（本文不构成投资建议，市场有风险，投资需谨慎。）